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Text File  |  1998-05-27  |  2.1 KB  |  63 lines
  1. Nothing.
  2.  
  3. Count every cycle.
  4.  
  5. Indicates the number of instructions being completed every cycle
  6.  
  7. RTCSELECT bit transition. 0 = 47, 1 = 51, 2 = 55, 3 = 63 (bits from the time base lower register).
  8.  
  9. Number of instructions dispatched
  10.  
  11. Number of cycles the LSU stalls due to BIU or cache busy.
  12.  
  13. Number of cycles the LSU stalls due to a full store queue
  14.  
  15. Number of cycles the LSU stalls due to operands not available in the reservation station
  16.  
  17. Number of instructions written into the load queue.
  18.  
  19. Number of cycles that completion stalls for a store instruction
  20.  
  21. Number of cycles that completion stalls for an unfinished instruction. This event is a superset of
  22.  
  23. Number of system calls
  24.  
  25. Number of cycles the BPU stalled as branch waits for its operand
  26.  
  27. Number of fetch corrections made at the dispatch stage. Prioritized behind the execute stage.
  28.  
  29. Number of cycles the dispatch stalls waiting for instructions
  30.  
  31. Number of cycles the dispatch stalls due to unavailability of reorder buffer (ROB) entry.
  32.  
  33. Number of cycles the dispatch unit stalls due to no FPR rename buffer available.
  34.  
  35. Number of instruction table search operations
  36.  
  37. Number of data table search operations.
  38.  
  39. Number of cycles the FPU stalled
  40.  
  41. Number of cycles the SCIU1 stalled
  42.  
  43. Number of times the BIU forwards noncritical data from the line-fill buffer
  44.  
  45. Number of data bus transactions completed with pipelining one deep with no additional bus transactions queued behind it
  46.  
  47. Number of data bus transactions completed with two data bus transactions queued behind
  48.  
  49. Counts pairs of back-to-back burst reads streamed without a dead cycle between them in data streaming mode
  50.  
  51. Counts non-/ARTRYd processor kill transactions caused by a write-hit-on-shared condition
  52.  
  53. This event counts non-ARTRYd write-with-kill address operations that originate from the three castout buffers.
  54.  
  55. Number of cycles when exactly two castout buffers are occupied
  56.  
  57. Number of data cache accesses retried due to occupied castout buffers
  58.  
  59. Number of read transactions from load misses brought into the cache in a shared state
  60.  
  61. CRU Indicates that a CR logical instruction is being finished.
  62.  
  63.